IBM revela tecnologia de chips com abordagem que remete ao urbanismo

Download E-mail Enviar A IBM construiu um novo chip protótipo com cerca de 100 bilhões de transistores em uma área do tamanho de uma unha, o que representa o dobro da densidade da tecnologia de ponta da empresa anunciada em 2021. O design poderia abrir caminho para computadores mais rápidos e mais eficientes em termos de energia, nos próximos anos. Por mais de meio século, fabricantes de chips conseguiram produzir computadores cada vez mais potentes seguindo o princípio central da Lei de Moore: colocar mais transistores no chip. Para fazer isso, eles reduziram os transistores, as minúsculas chaves que realizam cálculos, a tamanhos cada vez menores. Mas, nos últimos 15 anos, os transistores chegaram perto do ponto em que a mecânica quântica começa a interferir no funcionamento: apenas algumas dezenas de nanômetros de tamanho. Eles não conseguem ficar menores. Assim, para encaixar mais transistores em um chip, engenheiros de toda a indústria estão de olho em uma mudança para uma abordagem familiar aos urbanistas: construir para cima. No final de junho, a IBM anunciou que criou um chip que usa essa estratégia. A nova arquitetura, conhecida como nanostack (em livre tradução, nanoempilhamento), empilha verticalmente transistores em duas camadas, em um chip de silício. “Não é apenas um passo a mais”, disse Jay Gambetta, diretor da IBM Research, durante uma coletiva de imprensa. “É um avanço significativo.” Em até uma década, Gambetta espera que chips com nanoempilhamento sejam amplamente usados em data centers, onde a eficiência aprimorada poderia ajudar no melhor gerenciamento do consumo de energia das instalações. “Com certeza, é transformador”, diz Dan Hutcheson, vice-presidente da TechInsights, uma empresa de análise de tecnologia. “Isso coloca mais 10, ou 15 anos no plano de desenvolvimento.” De acordo com a própria IBM, chips construídos com essa nova abordagem conseguem realizar até 50% mais trabalho no mesmo período de tempo e ser até 70% mais eficientes em termos de energia, em comparação com a arquitetura de ponta anterior da empresa. A arquitetura de nanoempilhamento oferece uma forma geral de organizar transistores e a IBM fará parceria com fabricantes de semicondutores para produzir os chips. A empresa prevê que designers de chips usarão o modelo em muitos tipos diferentes, incluindo GPUs e CPUs. “Espero ter muitas conversas com designers sobre como eles podem usar essa tecnologia”, disse Huiming Bu, vice-presidente de Pesquisa e Desenvolvimento Global de Semicondutores da IBM, durante a coletiva de imprensa que anunciou o novo design. Um bolo de camadas Engenheiros criaram o novo chip da IBM camada por camada, como um bolo. Eles começam fabricando transistores em uma camada de silício. Depois, colocam uma camada de silício sobre esses dispositivos e fabricam outra camada de transistores diretamente sobre ela. Por fim, criam as conexões elétricas entre as duas camadas de transistores. Esse tipo de empilhamento vertical, que combina dois tipos de transistores, é conhecido como transistor de efeito de campo complementar, ou CFET (sigla para complementary field-effect transistor), explica Qing Cao, professor de ciência e engenharia de materiais da Universidade de Illinois, em Urbana-Champaign, que não participou do trabalho. A empresa não é a única a buscar essa abordagem geral. Os maiores fabricantes de chips (Intel, Samsung e TSMC) e o laboratório de pesquisa concorrente Imec, na Bélgica, vêm investigando os CFETs. A IBM afirma que seu design se distingue pelo fato de que os transistores da segunda camada não ficam diretamente sobre os transistores da primeira camada; em vez disso, eles são escalonados, o que, segundo a empresa, simplifica a fiação, entre outras vantagens. CFETs como os da arquitetura nanostack da IBM contrastam com outra abordagem comum para produzir chips de dois níveis, como o 3D V-Cache, da AMD, e a tecnologia LogicFolding, que será lançada pela Huawei, diz Cao. Nessas abordagens, engenheiros fabricam os transistores em cada camada do chip de forma independente, antes de unir as duas. O novo método da IBM permite um alinhamento mais preciso das camadas, o que é importante para o desempenho, porque os transistores são extremamente pequenos, diz Cao. O nanoempilhamento se baseia em uma abordagem chamada tecnologia de nanofolhas, usada para produzir os transistores de ponta atuais desde, aproximadamente, 2022. Um transistor é essencialmente uma mangueira pela qual elétrons fluem, com uma válvula que pode ligar ou desligar o fluxo. Dentro do transistor, os elétrons se movem por uma parte do silício chamada canal. Na abordagem nanostack da IBM, o canal consiste em três nanofolhas, cada uma com 15 átomos de espessura, espaçadas a nove nanômetros umas da outras. Cada geração de chips recebe um nome. A IBM se refere à sua tecnologia nanostack como “subnanômetro” ou “0,7 nanômetro”, seguindo uma antiga convenção da indústria em que cada geração recebe o nome de um comprimento cada vez menor. Mas “0,7 nanômetro” é um termo de marketing e não corresponde a nenhuma característica física do chip. A distância entre transistores “tem permanecido em cerca de 40 nanômetros há bastante tempo”, diz Cao. Levando à produção Olhando adiante, fabricantes de chips podem tentar aumentar a densidade de transistores construindo em mais níveis, como Huiming Bu sugeriu na coletiva de imprensa. No entanto, eles enfrentarão desafios práticos, segundo Cao. A fabricação introduz erros, o que significa que certo número de chips já nasce defeituoso. “Aqui, você está construindo outra camada por cima, então, mesmo se a camada superior ou a inferior falhar, todo o seu chip vai falhar”, diz Cao. A taxa de falhas resultante será maior do que a de chips de camada única e isso será caro. Outro desafio central é o que Cao chama de “orçamento térmico”. Essencialmente, isso significa que engenheiros precisam descobrir como construir cada camada sem derreter as conexões da camada abaixo. Isso significa manter os processos de fabricação abaixo de 400°C. A IBM descobriu como fazer o segundo empilhamento a uma temperatura baixa o suficiente, embora a empresa mantenha segredo sobre os métodos. Acadêmicos também estão trabalhando no caso. O grupo de Cao, por exemplo, criou um método para empilhar transistores camada por camada, em que a segunda camada é criada com processos abaixo de 200°C. Eles conseguem isso usando um tipo de transistor conhecido como transistor sem junção, que pode ser criado sem uma etapa normalmente necessária chamada dopagem, um processo que injeta átomos que não são de silício no silício, para ajustar as propriedades do material. A dopagem costuma ser a parte mais quente da fabricação de transistores. Cao acredita que, do ponto de vista da gestão térmica, sua abordagem poderia ser mais fácil de ampliar para vários níveis, embora sua demonstração seja apenas uma prova de princípio. Mas Cao considera o trabalho da IBM “transformador”, porque demonstra como empilhar transistores “em um wafer inteiro usando uma linha de fabricação de ponta” (wafer é um termo técnico para uma lâmina fina de material semicondutor, geralmente de silício). A nova abordagem impulsiona a indústria, diz ele: “Estou interessado em saber qual será a aplicação decisiva.” O post IBM revela tecnologia de chips com abordagem que remete ao urbanismo apareceu primeiro em MIT Technology Review - Brasil.